2020-01-10 16:14:51
随着信号速率的不断提高，PCB设计出现了很多新的问题在困扰着工程师。体积更小、速度更快的设备让PCB设计布局更为复杂。下面是PCB设计中的一些常见问题。
1、如何解决高速设计中的信号完整性问题？
答：信号完整性基本上是阻抗匹配的问题。影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)、走线的特性阻抗、负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。
2、如何避免高频干扰？
答：避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，这被称为串扰(Crosstalk)。可加大高速信号和模拟信号之间的距离，或加接地保护ground guard/shunt traces 在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。
3、在高速 PCB 设计中，信号层的空白区域可以敷铜。多个信号层的铜应如何分布在接地和接电源上？
答：通常，空白区域中的绝大多数敷铜是接地的。当在高速信号线附近敷铜时，只需要注意铜与信号线的距离，因为所敷的铜会降低走线的特性阻抗。也要注意不要影响到其它层的特性阻抗，例如在 dual strip line 的结构时。
4、在高速PCB设计原理图设计时，如何考虑阻抗匹配问题？
答：在设计高速 PCB 电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系。例如，表面层的microstrip或内层的stripline/double stripline与参考层(电源层或地层)的距离、走线宽度、PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般，仿真软件会因线路模型或所使用的数学算法的限制，而无法考虑到一些阻抗不连续的布线情况。这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续性。解决此问题的唯一方法还是布线时尽量注意避免阻抗不连续的发生。
5、2G 以上高频 PCB 设计，在走线、排版中应重点注意哪些方面？
答：2G 以上高频 PCB 属于射频电路设计，不在高速数字电路设计范围内。而射频电路的布局（layout)和布线（routing)应该和原理图一起考虑的，因为布局和布线都会造成分布效应。此外，通过参数化定义和特殊形状的铜箔可实现射频电路设计的一些无源器件。因此要求 EDA 工具能够提供参数化器件并编辑特殊形状铜箔。HOYOGO公司的 board station 中有专门的 RF 设计模块，能够满足这些要求。
6、在布局、布线中如何处理才能保证 50M 以上信号的稳定性?
答：高速数字信号布线，关键是减小传输线对信号质量的影响。因此，100M 以上的高速信号布局时要求信号走线尽量短。在数字电路中，高速信号是用信号上升时间来界定的。而且，不同种类的信号(如 TTL,GTL,LVTTL)确保信号质量的方法不一样。
7、在高速 PCB 设计时，设计这应该考虑EMC、EMI 的哪些方面呢？
答：一般EMI/EMC 设计时，需要同时考虑辐射(radiated)与传导(conducted)两个方面。前者归属于频率较高的部分(>30MHz)，后者则是较低频的部分(<30MHz)，所以不能只注意高频而忽略低频的部分。一个好的EMI/EMC 设计必须在开始布局时就考虑到器件的位置、 PCB 叠层的安排、重要联机的走法、器件的选择等。
如果这些没有事前有较佳的安排，事后解决则会事倍功半，增加成本。
例如：
1) 时钟发生器的位置尽量远离对外的连接器。
2) 高速信号尽量走内层，并注意特性阻抗匹配与参考层的连续以减少反射。
3) 器件所推的信号之斜率(slew rate)尽量小以减低高频成分。
4) 选择去耦/旁路电容时，请注意其频率响应是否满足降低功率层噪声的要求。
另外，请注意高频信号电流之回流路径，以使其回路面积尽量小，即回路阻尽可能小，以减少辐射。还可以用分割地层的方式以控制高频噪声的范围。最后，适当的选择PCB 与外壳的接地点(chassis ground)。